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*6.4.1 概要
CDCのフロントエンドの読み出しシステムはCDCエンドプレート上のフロントエンドデジタイザーボードと信号/電源配電器で構成されている．システムに必要な物は表6.4に列挙した．このシステムはアナログ信号と結合タイミング信号から電子機器小屋のDAQシステムにロケットIOリンクを経由してデジタル化され転送される．DAQシステムの同期信号(すなわち，トリガー，システムクロック，イベントタグ等)の配線は信号/電源配電器に広がり，ロケットIO経由でそれぞれのフロントエンドデジタイザーボードに転送される．フロントエンドデジタイザーボードはチャンネル同士のクロストークや他の補助検出器システムからのクロストークや電子機器小屋のケーブルを減らすためにCDCエンドプレート付近に嵌めこまれている．
#image(スクリーンショット 2016-03-30 18.23.54.png)
#region
The CDC front-end readout system is comprised of front-end digitizer boards on the CDC endplate and signal/power distributors.Requirements for the system are listed in Table 6.4. The system transfers digitized analog signals and associated timing signals to the DAQ system in the electronics hut via the Rocket IO link. Synchronization signals (i.e., trigger, system clock, event tag, etc.) from/to the DAQ system are fanned out on signal/power distributors and transferred to each front-end-digitizer board via Rocket IO. The front-end-digitizer boards are mounted near the CDC endplate to reduce channel-to-channel cross-talk, cross-talk from other subdetector systems, and the number of cables to the electronics hut.
#endregion
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*6.4.2 フロントエンドデジタイザーボード
デジタイザーボードのブロック図は図6.7に示した．ボードはフロントエンドASICs (DC-FEAT)，ADC，DAC，FPGA，ロケットIOリンクで構成されている．6つのDC-FEAT(Drift Chamber FrontEnd for Analog and Timing measurements)ASICsはいくつかの必要な要求(信号対雑音比，ダイナミックレンジ，時間分解能，電力消費量)を最適化するためにドリフトチェンバーからの最新の信号を加工処理する．アナログ出力が10bit30MHzADCにデジタル化された後，デジタルデータはFPGAのリングバッファーに与えられる．同時に，DC-FEATからのタイミング信号がFPGAのTDCへ1nsの分解能で与えられた後デジタル化されたタイミングデータはリングバッファーに記憶される．DAQシステムアセットデータからのトリガーはリングバッファーからローカル読み出しバッファへと転送される．ローカルバッファーではロケットIOデータの電子機器小屋への転送におけるデッドタイムを最小限にするため，データ制限とフォーマットが行われる．代替データ収集モードでは，検出器キャリブレーションとデバッグ作業のためにリングバッファの全てのデータが直接電子機器小屋に転送される．どちらの場合においても，DAQシステムはデータを保存するためにトリガ判定とロケットIO経由のADCデータのためのデータ取得ウィンドウにおいてデータを保存するためにバッファーの深さを制御できる．
#region
The block diagram of the digitizer board is shown in Fig. 6.7. The board consists of front-end ASICs (DC-FEAT), ADC, DAC, FPGA and Rocket IO links. Six DC-FEAT (Drift Chamber FrontEnd for Analog and Timing measurements) ASICs process the current signal from the drift chamber to optimize several requirements: signal-to-noise ratio, dynamic range, timing resolution, and power consumption. After the analog output is digitized by a 10 bit 30 MHz ADC, the digital data are fed into a ring buffer in the FPGA. In parallel, after the timing signal from the DC-FEAT is fed into a TDC with 1 ns resolution in the FPGA, the digitized timing data is stored in the ring buffer. A trigger from DAQ system asserts data transfer from the ring buffer to a local readout buffer. In the local buffer, data suppression and formatting are done to minimize deadtime during the Rocket IO data transfer to the electronics hut. In the alternate data acquisition mode, all data in the ring buffer is transferred directly to the electronics hut for detector calibration and debugging. In both cases, the DAQ system can control the buffer depth to keep data during the trigger decision and an acquisition window for ADC data via Rocket IO.
#endregion
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*6.4.3 ASIC設計
図6.8ではCDCのフロントエンド電子回路のブロック図が示されている．この(カレントモードで作動中の)前置増幅器の出力は二つの信号にわけられる．一方はシェーパーでdE/dxを測るためのもの，他方はコンパレーターでタイミングを測るためのもの．得られたアナログデータは2pCのダイナミックレンジを維持するために設計されている一方で，コンパレータのために得られたデータはオーバードライブの特徴に最適化し，電力消費を節約するよう設定されており，これは図6.9に示した．
#image(スクリーンショット 2016-03-31 0.42.55.png)
#image(スクリーンショット 2016-03-31 0.43.05.png)
シミュレーション上のコンパレーターオーバードライブの特徴は図6.10に示した．このシミュレーションによりタイムウォークが500psより短いことが示され，これは我々のアプリケーションに置いて十分な値である．DC-FEATの仕様は表6.5に簡単にまとめた．DC-FEATはNJR0.8µmBiCMOS製法を用いて開発された．NPN(PNP)の遷移振動数は8GHz(5.5GHz)である．チップ配置とそのパッケージは図6.11と6.12に示す．
#region
Figure 6.8 shows a block diagram of the CDC front-end electronics. The output of the preamplifier (operating in current mode) is split into two signals. One is for a shaper to measure dE/dx and the other is for a comparator to measure the timing. The gain for the analog measurement is designed to maintain a dynamic range of 2 pC, while the gain for the comparator is set to optimize overdrive characteristics and reduce power consumption as shown in Fig. 6.9.
The overdrive characteristics of the comparator in the simulation are shown in Fig. 6.10. The simulation shows that the time walk is less than 500 ps, which is sufficient for our application. The specification of the DC-FEAT is summarized in Table 6.5. The DC-FEAT was developed by using the NJR 0.8 µm BiCMOS process. The transition frequency of the NPN (PNP) is 8 GHz (5.5 GHz). The layout of the chip and its package are shown in Figs. 6.11 and 6.12.
#endregion
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*6.4.4 システムとFPGAデザイン
プロトタイプボードはCDCフロントエンド読み出しシステムの機能性の実験とCDCのプロトタイプチェンバーを用いたシステム全体の作動確認のために開発された．図6.13にプロトタイプボードを示す．ASB(Amplifier Shaper Buffer)チップがプロトタイプのDC-FEATsの代わりに用いられた．しかし，いくつかASBの仕様書とDC-FEATに必要なもの(1チップごとのチャンネル数，弁別器がないこと等)に違いがあり，我々は必要としていることを適えるために娘ボードを開発した．図6.14に娘ボードからのアナログ出力を示す．さらに我々はデータ転送にSiTCP(イーサネットのプロセッサ)をロケットIOの代わりに使ったので，我々のプロトタイプボードの生産時にはデータ転送インターフェースは仕様書がなかった．データ取得順序は図6.15に示した．すでに触れたように二つの取得モードはFPGAで実行されるもの，100Mbpsのイーサネットのインターフェースを用いて実験するものとがあった．
#image(スクリーンショット 2016-03-31 1.15.27.png)
#image(スクリーンショット 2016-03-31 1.15.37.png)
#image(スクリーンショット 2016-03-31 1.15.47.png)
#image(スクリーンショット 2016-03-31 1.15.55.png)
#region
A prototype board was developed to test the functionality of the CDC front-end readout system and to confirm operation of the whole system with a CDC prototype chamber. Figure 6.13 shows the prototype board. ASB (Amplifier Shaper Buffer) chips are used instead of DC-FEATs in the prototype. Although there are some differences between the specification of the ASB and the requirements for DC-FEAT (i.e., the number of channels in a chip, absence of a discriminator, etc.), we developed a daughter board to meet our requirements. Figure 6.14 shows the analog output from the daughter board. We furthermore use SiTCP (an Ethernet processor) instead of Rocket IO for the data transfer, since there was no specification for the data transfer interface at the time of the production of our prototype board. We tested the entire functionality— including the digital data transfer for the trigger system—with the drift chamber except for the data transfer link. The data acquisition sequences are shown in Fig. 6.15. As already mentioned, two acquisition modes are implemented in the FPGA and were tested using a 100 Mbps Ethernet interface.
#endregion
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*6.4.5 スケジュール
初めてプロトタイプが作られるのは2010年中期のCDCプロトタイプを用いた実験の予定である．そのときに，我々はDC-FEAT仕様書(得られた時間と影響を得ている時間)の修正決定づけようとするが，これは不可欠である．DC-FEATの生産は2010年度終期までには終わっているだろう．それと同時に我々はトリガーデータ転送やリンク数の決定，2010年終期の詳細なDAQのインターフェイスの仕様書の決定が行われる予定である．2011年度初期には量産準備が整うだろう．
#image(スクリーンショット 2016-03-31 1.42.00.png)
#image(スクリーンショット 2016-03-31 1.42.07.png)
#region
The first production prototype will be tested with the CDC prototype by the middle of 2010. At that time, we will determine where modifications of the DC-FEAT specification (i.e., gain and shaping time) are necessary. The production of the DC-FEAT will be finished by the end of FY 2010. In parallel, we will determine the number of links for trigger data transfer and the specification of DAQ interface in detail by the end of FY2010. We will be ready for mass-production at the beginning of FY2011.
#endregion
**コメント
訳についておかしな所などあればお知らせください
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*6.4.1 概要
CDCのフロントエンドの読み出しシステムはCDCエンドプレート上のフロントエンドデジタイザーボードと信号/電源配電器で構成されている．システムに必要な物は表6.4に列挙した．このシステムはアナログ信号と結合タイミング信号から電子機器小屋のDAQシステムにロケットIOリンクを経由してデジタル化され転送される．DAQシステムの同期信号(すなわち，トリガー，システムクロック，イベントタグ等)の配線は信号/電源配電器に広がり，ロケットIO経由でそれぞれのフロントエンドデジタイザーボードに転送される．フロントエンドデジタイザーボードはチャンネル同士のクロストークや他の補助検出器システムからのクロストークや電子機器小屋のケーブルを減らすためにCDCエンドプレート付近に嵌めこまれている．
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The CDC front-end readout system is comprised of front-end digitizer boards on the CDC endplate and signal/power distributors.Requirements for the system are listed in Table 6.4. The system transfers digitized analog signals and associated timing signals to the DAQ system in the electronics hut via the Rocket IO link. Synchronization signals (i.e., trigger, system clock, event tag, etc.) from/to the DAQ system are fanned out on signal/power distributors and transferred to each front-end-digitizer board via Rocket IO. The front-end-digitizer boards are mounted near the CDC endplate to reduce channel-to-channel cross-talk, cross-talk from other subdetector systems, and the number of cables to the electronics hut.
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*6.4.2 フロントエンドデジタイザーボード
デジタイザーボードのブロック図は図6.7に示した．ボードはフロントエンドASICs (DC-FEAT)，ADC，DAC，FPGA，ロケットIOリンクで構成されている．6つのDC-FEAT(Drift Chamber FrontEnd for Analog and Timing measurements)ASICsはいくつかの必要な要求(信号対雑音比，ダイナミックレンジ，時間分解能，電力消費量)を最適化するためにドリフトチェンバーからの最新の信号を加工処理する．アナログ出力が10bit30MHzADCにデジタル化された後，デジタルデータはFPGAのリングバッファーに与えられる．同時に，DC-FEATからのタイミング信号がFPGAのTDCへ1nsの分解能で与えられた後デジタル化されたタイミングデータはリングバッファーに記憶される．DAQシステムアセットデータからのトリガーはリングバッファーからローカル読み出しバッファへと転送される．ローカルバッファーではロケットIOデータの電子機器小屋への転送におけるデッドタイムを最小限にするため，データ制限とフォーマットが行われる．代替データ収集モードでは，検出器キャリブレーションとデバッグ作業のためにリングバッファの全てのデータが直接電子機器小屋に転送される．どちらの場合においても，DAQシステムはデータを保存するためにトリガ判定とロケットIO経由のADCデータのためのデータ取得ウィンドウにおいてデータを保存するためにデプスバッファーを制御できる．
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The block diagram of the digitizer board is shown in Fig. 6.7. The board consists of front-end ASICs (DC-FEAT), ADC, DAC, FPGA and Rocket IO links. Six DC-FEAT (Drift Chamber FrontEnd for Analog and Timing measurements) ASICs process the current signal from the drift chamber to optimize several requirements: signal-to-noise ratio, dynamic range, timing resolution, and power consumption. After the analog output is digitized by a 10 bit 30 MHz ADC, the digital data are fed into a ring buffer in the FPGA. In parallel, after the timing signal from the DC-FEAT is fed into a TDC with 1 ns resolution in the FPGA, the digitized timing data is stored in the ring buffer. A trigger from DAQ system asserts data transfer from the ring buffer to a local readout buffer. In the local buffer, data suppression and formatting are done to minimize deadtime during the Rocket IO data transfer to the electronics hut. In the alternate data acquisition mode, all data in the ring buffer is transferred directly to the electronics hut for detector calibration and debugging. In both cases, the DAQ system can control the buffer depth to keep data during the trigger decision and an acquisition window for ADC data via Rocket IO.
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*6.4.3 ASIC設計
図6.8ではCDCのフロントエンド電子回路のブロック図が示されている．この(カレントモードで作動中の)前置増幅器の出力は二つの信号にわけられる．一方はシェーパーでdE/dxを測るためのもの，他方はコンパレーターでタイミングを測るためのもの．得られたアナログデータは2pCのダイナミックレンジを維持するために設計されている一方で，コンパレータのために得られたデータはオーバードライブの特徴に最適化し，電力消費を節約するよう設定されており，これは図6.9に示した．
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シミュレーション上のコンパレーターオーバードライブの特徴は図6.10に示した．このシミュレーションによりタイムウォークが500psより短いことが示され，これは我々のアプリケーションに置いて十分な値である．DC-FEATの仕様は表6.5に簡単にまとめた．DC-FEATはNJR0.8µmBiCMOS製法を用いて開発された．NPN(PNP)の遷移振動数は8GHz(5.5GHz)である．チップ配置とそのパッケージは図6.11と6.12に示す．
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Figure 6.8 shows a block diagram of the CDC front-end electronics. The output of the preamplifier (operating in current mode) is split into two signals. One is for a shaper to measure dE/dx and the other is for a comparator to measure the timing. The gain for the analog measurement is designed to maintain a dynamic range of 2 pC, while the gain for the comparator is set to optimize overdrive characteristics and reduce power consumption as shown in Fig. 6.9.
The overdrive characteristics of the comparator in the simulation are shown in Fig. 6.10. The simulation shows that the time walk is less than 500 ps, which is sufficient for our application. The specification of the DC-FEAT is summarized in Table 6.5. The DC-FEAT was developed by using the NJR 0.8 µm BiCMOS process. The transition frequency of the NPN (PNP) is 8 GHz (5.5 GHz). The layout of the chip and its package are shown in Figs. 6.11 and 6.12.
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*6.4.4 システムとFPGAデザイン
プロトタイプボードはCDCフロントエンド読み出しシステムの機能性の実験とCDCのプロトタイプチェンバーを用いたシステム全体の作動確認のために開発された．図6.13にプロトタイプボードを示す．ASB(Amplifier Shaper Buffer)チップがプロトタイプのDC-FEATsの代わりに用いられた．しかし，いくつかASBの仕様書とDC-FEATに必要なもの(1チップごとのチャンネル数，弁別器がないこと等)に違いがあり，我々は必要としていることを適えるために娘ボードを開発した．図6.14に娘ボードからのアナログ出力を示す．さらに我々はデータ転送にSiTCP(イーサネットのプロセッサ)をロケットIOの代わりに使ったので，我々のプロトタイプボードの生産時にはデータ転送インターフェースは仕様書がなかった．データ取得順序は図6.15に示した．すでに触れたように二つの取得モードはFPGAで実行されるもの，100Mbpsのイーサネットのインターフェースを用いて実験するものとがあった．
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A prototype board was developed to test the functionality of the CDC front-end readout system and to confirm operation of the whole system with a CDC prototype chamber. Figure 6.13 shows the prototype board. ASB (Amplifier Shaper Buffer) chips are used instead of DC-FEATs in the prototype. Although there are some differences between the specification of the ASB and the requirements for DC-FEAT (i.e., the number of channels in a chip, absence of a discriminator, etc.), we developed a daughter board to meet our requirements. Figure 6.14 shows the analog output from the daughter board. We furthermore use SiTCP (an Ethernet processor) instead of Rocket IO for the data transfer, since there was no specification for the data transfer interface at the time of the production of our prototype board. We tested the entire functionality— including the digital data transfer for the trigger system—with the drift chamber except for the data transfer link. The data acquisition sequences are shown in Fig. 6.15. As already mentioned, two acquisition modes are implemented in the FPGA and were tested using a 100 Mbps Ethernet interface.
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*6.4.5 スケジュール
初めてプロトタイプが作られるのは2010年中期のCDCプロトタイプを用いた実験の予定である．そのときに，我々はDC-FEAT仕様書(得られた時間と影響を得ている時間)の修正決定づけようとするが，これは不可欠である．DC-FEATの生産は2010年度終期までには終わっているだろう．それと同時に我々はトリガーデータ転送やリンク数の決定，2010年終期の詳細なDAQのインターフェイスの仕様書の決定が行われる予定である．2011年度初期には量産準備が整うだろう．
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The first production prototype will be tested with the CDC prototype by the middle of 2010. At that time, we will determine where modifications of the DC-FEAT specification (i.e., gain and shaping time) are necessary. The production of the DC-FEAT will be finished by the end of FY 2010. In parallel, we will determine the number of links for trigger data transfer and the specification of DAQ interface in detail by the end of FY2010. We will be ready for mass-production at the beginning of FY2011.
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